韩国与日本的研究者分别提出了两套内存集成方案安全配资指南，目标是在不让热量进一步困在越来越高的 DRAM（动态随机存储器）堆叠里的前提下，提升 HBM（高带宽内存）的容量与带宽——这正是未来 AI 加速器最棘手的问题之一。两套方案在 2026 年 6 月举行的 IEEE/JSAP VLSI 技术与电路研讨会上亮相：一侧是韩国团队的 V-Die，另一侧是东京大学牵头的 MOSAIC。两者都沿着同一大方向探索——把 DRAM 裸片“立起来”侧放，而不是像传统 HBM 那样只往上堆。
元股证券:ygzq.hk韩国方案名为 Vertical-Die（V-Die），由蔚山国立科学技术院（UNIST）团队提出。设计把定制 DRAM 裸片竖起来；去掉硅通孔（TSV）以腾出更多面积放存储单元；让每颗裸片在底边各自拥有 I/O；并在相邻裸片之间走液冷通道。在与同等容量 HBM4 系统的仿真对比中，V-Die 在 GPT-3 规模负载上据称达到每秒 540 个 token，而 HBM4 为每秒 296 个 token。
新手股票配资入门日本项目 MOSAIC 也采用类似的“侧向堆叠”思路，但更聚焦一个实际难题：如何把如此多竖立的裸片接到 GPU 或封装基板上。东京大学团队提出正交堆叠，并采用非接触式 die-to-die 接口——数据经微型电感线圈传递，而不必让每个信号焊盘都精确落在实体触点上。研究者称，原型接口单通道最高约 4 Gbps；在 DRAM-on-GPU 配置下，该存储结构有望把 HBM4 级容量翻倍。
两套项目都在回应同一个趋势：AI 芯片越来越被内存拖后腿。现代加速器算力很强，但大模型要在内存与计算之间搬动海量数据。这也是 HBM 成为当代 AI 硬件关键技术的原因。
HBM 的做法，是把多颗 DRAM 裸片竖直堆在底片上，再把整堆尽量靠近处理器，以缓解“内存墙”。例如英伟达 Blackwell Ultra B300 最高可配 288GB HBM3E；没有这块内存，大量硅面积会空转等数据。裸片之间用 TSV 连接——在硅中刻出的细小垂直通道再填入金属。
整堆再通过极宽接口与 GPU 通信，通常经硅中介层或先进封装走线。HBM 能做到每秒数 TB 带宽，核心就在这里：它用很宽、很短的数据通路，而不是像传统 DIMM（双列直插内存模块，即电脑里常见的内存条）那样，把访存流量拉到主板上走一圈。
但同一结构也带来麻烦。堆得越高，容量越大，散热却越难。下层裸片和高速接口产生的热，要穿过多层硅、键合材料、底部填充与封装结构，才能到均热片。此外，TSV 还占用本可用于存储单元的面积；带宽继续抬高时，更多布线与 I/O 也会同时挤压信号完整性与封装成本。
最新一代 HBM4 已在部分问题上有所改进。与此同时，SK 海力士、三星、美光等正竞相提升速度、容量、底片性能与热管理。SK 海力士已展示 iHBM，把冷却元件嵌进 HBM 接口区域；三星则展示过带 Heat Path Block 散热的 HBM5 样机，以便更直接从堆叠抽热。不过它们大体仍沿用“往上堆”的结构。
V-Die 与 MOSAIC 挑战的，正是这一惯例。把 DRAM 裸片竖起来后，有更大面积的硅表面直接对着散热路径。理论上，存储堆叠更像一排散热片：热可以横向散出，而不是闷在厚厚的垂直堆中间。它也为每颗裸片底部或侧面的新连接方式打开空间，而不必强迫所有通信都穿过贯穿整堆的 TSV。
对 V-Die 来说，关键变化是去掉存储裸片里的 TSV，改用底边连接。每颗 DRAM 在底边自有 I/O，直接接到基板，链路间距据称约 20 微米。团队称，这种布局的连接数可达 HBM4 的四倍，并把内存读延迟降低 37%；不过部分信号到处理器的路径会更长，要在封装上多走一段。
散热是 V-Die 主张的另一半。方案在相邻竖立 DRAM 之间布置微流道冷却，让冷却液更靠近热源带走热量。研究者称，堆叠温度可维持在约 45°C，远低于高密度 HBM 常见的 80°C 以上区间。在仿真中，16 层堆叠对标 H100 级硬件、跑 GPT-3 规模模型时，V-Die 达到每秒 540 个 token，HBM4 为 296；首 token 延迟降低 32%，约 24 毫秒。
MOSAIC 则更关心如何把侧向堆叠做成可制造。因为裸片先平面组装再侧立，哪怕每颗厚度只差几微米，叠到几十颗后也会累积成对位偏差，信号焊盘对不齐。日方方案是基于电感耦合的非接触接口：存储侧做长圆形线圈，基板或对接芯片上对应另一组线圈；一侧线圈的电流在另一侧感应出信号，数据可跨过小间隙传输，无需金属—金属直接触点。这样不必精确重叠，封装对装配偏差更宽容。供电连接比数据少、尺寸更大，仍可通过存储立方体侧面的实体触点提供。
VLSI 上的 MOSAIC 原型单通道最高约 4 Gbps，并展示了面向 memory-on-GPU 布局的无 TSV 三维集成。团队称，该路径可在峰值温度不明显升高的情况下，实现约两倍于 HBM4 的内存容量。相关的 bump-MOSAIC 硬件演示（ECTC）采用 100 微米节距微凸点，X 射线 CT 验证堆叠对位在 6 微米以内，并显示导热率约为传统堆叠的三倍，同时内存容量最多可多约 30%。
结果看起来诱人，但 V-Die 与 MOSAIC 都还远谈不上取代商用 HBM，更谈不上量产出货。V-Die 仍是方案架构，原型还在推进，以验证热与电行为；MOSAIC 已有原理验证硬件，但研究者尚未证明它能扩到商用 DRAM 的容量、良率、成本与可靠性。
即便如此，凡是能缓解 AI 内存多重约束的可行思路，都值得关注。SoftBank 与英特尔的 Z-Angle Memory（ZAM）、NEO Semiconductor 的 3D X-DRAM 等仍在开发中的方案，同样试图突破传统内存瓶颈。与此同时，市场端价格与供给已经吃紧：存储厂商把产能更多转向利润更高的 AI HBM 与服务器产品，消费级内存价格也被进一步推高。
来源：https://www.tomshardware.com/tech-industry/semiconductors/researchers-turn-hbm-on-its-side-to-tackle-ai-memorys-heat-wall-korean-v-die-and-japanese-mosaic-designs-promise-higher-bandwidth-denser-stacks-and-cooler-future-gpus
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